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# Design Specific Configs
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export TOPLEVEL      := lock
export TOPLEVEL_LANG := verilog
export TB_TYPE       ?= cpp
export TB            ?= afl
export CPPFLAGS      += -std=c++11
export LDFLAGS       :=
export LDLIBS        :=
export SEED          ?= afl_seed.1.hwf

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# Simulation Environment Vars
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export NUM_LOCK_STATES ?= 4
export LOCK_COMP_WIDTH ?= 8

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# HDL/TB
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#export HDL_INC_DIRS :=
export HDL            := hdl/lock_tb.sv hdl/lock.sv
export SHARED_TB_SRCS := verilator_tb.cpp stdin_fuzz_tb.cpp

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# Verilator Flags (optional)
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export VFLAGS := --assert

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# Include common build targets
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include ../common.mk
